상세 보기
SOP Image SRAM Buffer용 다양한 데이터 패턴 병렬 테스트 회로
Parallel Testing Circuits with Versatile Data Patterns for SOP Image SRAM Buffer
- 정규호;
- 유재희
초록
System on panel 프레임 버퍼를 위한 메모리 셀 어레이와 주변회로가 설계되었다. 또한, system on panel 공정의 낮은 yield를 극복하기 위해, 블럭 단위의 parallel test 방안이 제안되었다. 기존의 메모리 테스트 보다 빠르게 fault detection이 가능하며, 다양한 embedded memory나 일반 SRAM 테스트 분야에도 적용 가능하다. 또한 기존의 다양한 test vector pattern이 그대로 적용될 수 있어 fault coverage가 높고, 최근의 추세인 hierarchical bit line과 divided word line 구조에도 적용될 수 있다.
키워드
System on Panel; Frame buffer; Embedded memory; Parallel test; Redundancy
- 제목
- SOP Image SRAM Buffer용 다양한 데이터 패턴 병렬 테스트 회로
- 제목 (타언어)
- Parallel Testing Circuits with Versatile Data Patterns for SOP Image SRAM Buffer
- 저자
- 정규호; 유재희
- 발행일
- 2009
- 저널명
- 전자공학회논문지 - SD
- 권
- 46
- 호
- 9
- 페이지
- 14 ~ 24
- 언어
- KOR
- 출판사
- 대한전자공학회
- 발행국가
- 대한민국
- 분량
- 11 페이지
- ISSN
- P 1229-6368