상세 보기
고속 SoC를 위한 클락 듀티 보정회로의 설계
Design of clock duty-cycle correction circuits for high-speed SoCs
- 한상우;
- 김종선
초록
본 논문에서는 고속 SoC 설계시 필요한 클록킹 회로의 핵심 소자인 클록 듀티 보정 회로 (Duty-Cycle Corrector: DCC)를 소개한다. 종래의 아날로그 피드백 DCC와 디지털 피드백 DCC의 구조와 동작에 대해 비교 분석한다. 듀티-보정 레인지의 확장과 동작 주파수 및 듀티-보정 정확도의 향상을 위해 아날로그와 디지털 DCC의 장점을 결합한 새로운 혼성-모드 피드백 DCC를 소개한다. 특히, 혼성-모드 DCC의 핵심 구성 회로인 듀티-앰프 (Duty-Cycle Amplifier: DCA)의 구조와 설계에 대해 자세히 소개한다. 싱글-스테이지 DCA와 투-스테이지 DCA 기반의 두 개의 혼성-모드 DCC가 각각 0.18-㎛ CMOS 공정으로 설계되었고, 투-스테이지 DCA기반 DCC가 더 넓은 듀티-보정 레인지와 더 적은 듀티-보정 에러를 갖고 있음을 증명하였다.
키워드
클록 듀티-싸이클 코렉터; SOC; 클록킹; 듀티-엠플리파이어; clock duty-cycle corrector; system-on-chip; clocking; duty-cycle amplifier
- 제목
- 고속 SoC를 위한 클락 듀티 보정회로의 설계
- 제목 (타언어)
- Design of clock duty-cycle correction circuits for high-speed SoCs
- 저자
- 한상우; 김종선
- 발행일
- 2013
- 저널명
- 한국산업정보학회논문지
- 권
- 18
- 호
- 5
- 페이지
- 51 ~ 58
- 언어
- KOR
- 출판사
- 한국산업정보학회
- 발행국가
- 대한민국
- 분량
- 8 페이지
- ISSN
- P 1229-3741