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Zynq SoC에서 재구성 가능한 하드웨어 가속기를지원하는 멀티쓰레딩 시스템 설계
Multi-threaded system to support reconfigurable hardware accelerators on Zynq SoC
- 신현준;
- 이주흥
초록
본 논문에서는 Zynq SoC 환경에서 재구성 가능한 하드웨어 가속기를 지원하는 멀티쓰레딩 시스템을 제안한다. 압축된 정지 영상의 픽셀 데이터를 복원하는 고성능 JPEG 디코더를 구현하고 2D-IDCT 함수를 재구성 가능한 하드웨어 가속기로 설계하여 성능을 검증한다. 구현된 시스템에서 최대 4개의 재구성 가능한 하드웨어 가속기는 소프트웨어 쓰레드와 동기화되어연산을 수행할 수 있으며 이미지 해상도와 압축률에 따라 다른 성능 향상을 보인다. 1080p 해상도 영상의 경우 17:1의 압축률에서 최대 79.11배의 성능 향상과 99fps의 throughput 속도를 보여준다
키워드
HW/SW co-design; Reconfigurable hardware accelerator; Multi-threaded system; Image processing; JPEG
- 제목
- Zynq SoC에서 재구성 가능한 하드웨어 가속기를지원하는 멀티쓰레딩 시스템 설계
- 제목 (타언어)
- Multi-threaded system to support reconfigurable hardware accelerators on Zynq SoC
- 저자
- 신현준; 이주흥
- 발행일
- 2020
- 저널명
- 전기전자학회논문지
- 권
- 24
- 호
- 1
- 페이지
- 186 ~ 193